Ver el código de «Temas final Dic-2006 (Organización del Computador II)»

El final sera estilo multiple choice o preguntas cortas y a libro abierto, es decir, con absolutamente todo lo que uno quiera. Los temas son los siguientes:

# Arquitectura Itanium
# Memoria virtual - Paginación
# Memoria cache - Optimización para misses
# MESI
# Microarquitectura K5
# Microarquitectura Pentium II
# Predicción de saltos
# Interfase con alto nivel (clases de Emilio Platzer)


== Arquitectura Itanium ==

El [http://www-2.dc.uba.ar/materias/oc2/data/teoricas/itanium.zip powerpoint] en la pagina de la materia es un buen resumen del tema, que puede ser complementado con el libro 1 de Intel de Itanium.

En el extracto de los [[Orga2 - Arquitectura Itanium|apuntes sobre Itanium]] hay mas informacion, especialmente sobre caracteristicas de la cache, y comparacion con la version IA32.

== Memoria Virtual ==

El [http://www-2.dc.uba.ar/materias/oc2/2c2006/teoricas/memoriavirtual.pdf articulo] sobre memoria virtual colgado de la página contiene todos los distintos modos de paginación, tanto los implementados por Intel como otras variantes. No aporta mucho sobre segmentación, para ese tema los libros de Intel son más detallados.

== Memoria cache y optimizaciones ==

El articulo sobre [http://www-2.dc.uba.ar/materias/oc2/data/teoricas/memoria_cache.pdf profiling] en la pagina de la materia contiene detalles sobre las distintas optimizaciones posibles a realizar sobre el codigo de un programa. La segunda parte de un articulo se centra en una herramienta desarollada para el analisis, no reviste mucha importancia.

== MESI ==

Protocolo MESI es la codificación que se utiliza sobre las líneas de cache para clasificarlas en Modified, Exclusive, Shared o Invalid. En la  [http://en.wikipedia.org/wiki/MESI_protocol wikipedia] hay un artículo bastante claro acerca del tema.

Sobre cache policies, como write-through vs write-back, write on allocate, y otras, hay un [http://www.cs.iastate.edu/~prabhu/Tutorial/CACHE/interac.html tutorial] bastante util sobre el tema.

Para el tema de write-once policy, hay un [https://www.cs.tcd.ie/Jeremy.Jones/vivio/caches/writeOnceHelp.htm tutorial] muy divertido en esta pagina, con un diagrama de una cache que responde a los clicks del usuario.

Sobre este tema no hay documentacion en la pagina de la materia. Segun Patricia, podria haber material en el libro recomendado en la seccion bibliografia de la pagina, o bien en los manuales de Intel.

== Prediccion de saltos ==

El articulo sobre el [http://www-2.dc.uba.ar/materias/oc2/data/teoricas/predicciondesalto.pdf nuevo algoritmo de salto] tiene todos los detalles tanto sobre el algoritmo en si, como en el funcionamiento de la BTB como suma de BTAC y BTH. Muy completo y util.

El ppt de [http://www-2.dc.uba.ar/materias/oc2/data/teoricas/saltos.ppt saltos] menciona los problemas de las instrucciones de branch.

El articulo sobre [http://www-2.dc.uba.ar/materias/oc2/data/teoricas/tracemicro96.pdf trace cache] al comienzo habla sobre el funcionamiento de una trace cache, que utiliza la BTB para construir las lineas. Relacionado tambien con la microarquitectura IA32.

== Microarquitectura K5 ==

Con el articulo que se encuentra en la pagina de la teorica es suficiente informacion, tiene todo lo necesario. Bstante conciso y completo al mismo tiempo.

== Microarquitectura PII ==

De este tema puntualmente no hay mucho material en la pagina, mas alla de los articulos de Pipeline y Pipeline de enteros, y ciclos de bus, que no es muy importante. Puede ser util para complementar algunas cosas el articulo sobre i486.

Se puede sacar algo de los libros de Intel, el primer libro al principio tiene una parte de historia en la que habla de los distitos procesadores y sus caracteristicas. Ademas, en los articulos sobre los temas puntuales, como ser branching o memoria virtual, aclaran su implementacion en IA32. 

Lo ideal seria rever el tutorial de PII que vimos el dia de la entrega del TP2, pero es necesario conseguirlo.

== Microarquitectura Avanzada ==

Hay mucho material y muy denso sobre este tema, que en teoria no entra, mas alla de K5. El comienzo del articulo de la trace cache puede ser util para este tema, algo de microarquitectura de P4 por las dudas, y una ojeada al articulo de renombre de registros. Todo lo que sea de multithreading es bastante largo, complejo, y nunca llegamos a verlo.

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