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(Página creada con «Final escrito. La transcripción de las preguntas no siempre es literal; pero busca mantener el espíritu de lo que se preguntaba. Punto 1: Se tiene un sistema SMP. Cada procesador tiene su propio controlador caché. Utiliza para mantener coherentes los sub sistemas de memoria caché y la DRAM el protocolo MESI. a) ¿Cuál es el recurso de hardware mediante le cual cada Controlador Cache detecta las transacciones que los demás Cores cursan con la memoria del sistem…») |
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Final escrito. La transcripción de las preguntas no siempre es literal; pero busca mantener el espíritu de lo que se preguntaba. | Final escrito. La transcripción de las preguntas no siempre es literal; pero busca mantener el espíritu de lo que se preguntaba. | ||
Punto 1: Se tiene un sistema SMP. Cada procesador tiene su propio controlador caché. Utiliza para mantener coherentes los sub sistemas de memoria caché y la DRAM el protocolo MESI. | # Punto 1: Se tiene un sistema SMP. Cada procesador tiene su propio controlador caché. Utiliza para mantener coherentes los sub sistemas de memoria caché y la DRAM el protocolo MESI. | ||
a) ¿Cuál es el recurso de hardware mediante le cual cada Controlador Cache detecta las transacciones que los demás Cores cursan con la memoria del sistema (DRAM)? Indicar el nombre del recurso, y a qué líneas del bus se conecta. | # a) ¿Cuál es el recurso de hardware mediante le cual cada Controlador Cache detecta las transacciones que los demás Cores cursan con la memoria del sistema (DRAM)? Indicar el nombre del recurso, y a qué líneas del bus se conecta. | ||
b) Explicar si S es un estado preciso o impreciso. Justificar. | # b) Explicar si S es un estado preciso o impreciso. Justificar. | ||
c) ¿Cuál es la política de escritura que tiene el Controlador Caché con una línea en estado M? Explicar cuál es, las ventajas de la misma, y el Ownership de una línea en estado M. | # c) ¿Cuál es la política de escritura que tiene el Controlador Caché con una línea en estado M? Explicar cuál es, las ventajas de la misma, y el Ownership de una línea en estado M. | ||
d) Explicar qué pasa si una caché intenta leer de memoria una línea que otra tiene en estado M. Qué líneas de control se activan, cuál es el proceso, y en qué estado queda la línea en ambas cachés luego de la lectura. | # d) Explicar qué pasa si una caché intenta leer de memoria una línea que otra tiene en estado M. Qué líneas de control se activan, cuál es el proceso, y en qué estado queda la línea en ambas cachés luego de la lectura. | ||
2) Ejercicio de Tomasulo. | # 2) Ejercicio de Tomasulo. | ||
a) Se tiene el siguiente código: | # a) Se tiene el siguiente código: | ||
mov RAX, [RSI] | # mov RAX, [RSI] | ||
mov R8, RAX | # mov R8, RAX | ||
xor R10, R8 | # xor R10, R8 | ||
Con los registros R10 y RSI con valores válidos ya cargados. Hay que completar el diagrama usual, poniendo los valores apropiados en las Reservation Station y la RAT. | # Con los registros R10 y RSI con valores válidos ya cargados. Hay que completar el diagrama usual, poniendo los valores apropiados en las Reservation Station y la RAT. | ||
b) Explicar cuáles son los hazards de datos presentes en el código, y cómo se resuelven. | # b) Explicar cuáles son los hazards de datos presentes en el código, y cómo se resuelven. | ||
c) Llega la siguiente instrucción luego de las mencionadas anteriormente: | # c) Llega la siguiente instrucción luego de las mencionadas anteriormente: | ||
add RAX, R8 | # add RAX, R8 | ||
Agregar la instrucción a la Reservation Station que corresponda, explicar en qué cambia en la RAT, señalar los hazards que agrega esta instrucción y cómo el algoritmo de Tomasulo los resuelve. | # Agregar la instrucción a la Reservation Station que corresponda, explicar en qué cambia en la RAT, señalar los hazards que agrega esta instrucción y cómo el algoritmo de Tomasulo los resuelve. | ||
Revisión del 03:01 3 mar 2023
Final escrito. La transcripción de las preguntas no siempre es literal; pero busca mantener el espíritu de lo que se preguntaba.
- Punto 1: Se tiene un sistema SMP. Cada procesador tiene su propio controlador caché. Utiliza para mantener coherentes los sub sistemas de memoria caché y la DRAM el protocolo MESI.
- a) ¿Cuál es el recurso de hardware mediante le cual cada Controlador Cache detecta las transacciones que los demás Cores cursan con la memoria del sistema (DRAM)? Indicar el nombre del recurso, y a qué líneas del bus se conecta.
- b) Explicar si S es un estado preciso o impreciso. Justificar.
- c) ¿Cuál es la política de escritura que tiene el Controlador Caché con una línea en estado M? Explicar cuál es, las ventajas de la misma, y el Ownership de una línea en estado M.
- d) Explicar qué pasa si una caché intenta leer de memoria una línea que otra tiene en estado M. Qué líneas de control se activan, cuál es el proceso, y en qué estado queda la línea en ambas cachés luego de la lectura.
- 2) Ejercicio de Tomasulo.
- a) Se tiene el siguiente código:
- mov RAX, [RSI]
- mov R8, RAX
- xor R10, R8
- Con los registros R10 y RSI con valores válidos ya cargados. Hay que completar el diagrama usual, poniendo los valores apropiados en las Reservation Station y la RAT.
- b) Explicar cuáles son los hazards de datos presentes en el código, y cómo se resuelven.
- c) Llega la siguiente instrucción luego de las mencionadas anteriormente:
- add RAX, R8
- Agregar la instrucción a la Reservation Station que corresponda, explicar en qué cambia en la RAT, señalar los hazards que agrega esta instrucción y cómo el algoritmo de Tomasulo los resuelve.
